Reset Timing (Inactive Clock Polarity Low Shown)
CS
SCK/CLK
RESET
SO or I/O7 - I/O0
(OUTPUT)
SI or I/O7 - I/O0
(INPUT)
HIGH IMPEDANCE
tREC
tRST
tCSS
HIGH IMPEDANCE
Note:
The CS signal should be in the high state before the RESET signal is deasserted.
Serial/Parallel Interface Timing
CS
SER/PAR
t SPH
t SPS
Command Sequence for Read/Write Operations (Except Status Register Read)
SI or I/O7 - I/O0
CMD
8 bits
8 bits
8 bits
(INPUT)
MSB
XXXX XXXX
XXXX XXXX
XXXX XXXX
LSB
Page Address
(PA12 - PA0)
Byte/Buffer Address
(BA10 - BA0/BFA10 - BFA0)
18
AT45DB642
1638F – DFLSH – 09/02
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